AGND와 DGND 접지층을 분리해야 합니까?
간단한 대답은 상황에 따라 다르다는 것이고, 자세한 대답은 대개 분리되지 않는다는 것이다.대부분의 경우 접지층을 분리하면 반환 전류의 인덕턴스가 증가하여 득보다 실이 더 많기 때문입니다.공식 V = L(di/dt)는 인덕턴스가 증가하면 전압 잡음도 증가한다는 것을 보여줍니다.그리고 스위칭 전류가 증가하면(컨버터 샘플링 속도가 증가하므로) 전압 잡음도 증가합니다.따라서 접지층은 서로 연결되어야 합니다.
예를 들어 일부 애플리케이션에서는 기존 설계 요구 사항을 준수하기 위해 더티 버스 전원 또는 디지털 회로를 특정 영역에 배치해야 하지만 크기 제약으로 인해 보드가 좋은 레이아웃 파티션을 달성할 수 없게 됩니다. 경우에는 별도의 접지층이 좋은 성능을 달성하는 열쇠입니다.그러나 전체 설계가 효과적이려면 이러한 접지 레이어가 브리지나 연결 지점을 통해 보드 어딘가에 함께 연결되어야 합니다.따라서 연결점은 분리된 접지층 전체에 고르게 분포되어야 합니다.궁극적으로 성능 저하를 초래하지 않고 통과 전류를 반환하는 가장 좋은 위치가 되는 PCB의 연결 지점이 있는 경우가 많습니다.이 연결 지점은 일반적으로 변환기 근처 또는 아래에 위치합니다.
전원 공급 장치 레이어를 설계할 때 이러한 레이어에 사용 가능한 모든 구리 트레이스를 사용하십시오.가능하다면 이러한 레이어가 정렬을 공유하는 것을 허용하지 마십시오. 추가 정렬 및 비아로 인해 전원 공급 장치 레이어가 더 작은 조각으로 분할되어 빠르게 손상될 수 있습니다.결과적으로 희박한 전력 계층은 전류 경로를 가장 필요한 곳, 즉 컨버터의 전원 핀으로 압착할 수 있습니다.비아와 정렬 사이의 전류를 압착하면 저항이 증가하여 컨버터의 전원 핀 전체에 약간의 전압 강하가 발생합니다.
마지막으로 전원 공급 장치 레이어 배치가 중요합니다.아날로그 전원 공급 장치 레이어 위에 노이즈가 많은 디지털 전원 공급 장치 레이어를 쌓지 마십시오. 그렇지 않으면 두 레이어가 서로 다른 레이어에 있더라도 여전히 결합될 수 있습니다.시스템 성능 저하 위험을 최소화하려면 이러한 유형의 계층을 가능할 때마다 함께 쌓지 않고 분리하여 설계해야 합니다.
PCB의 전력 공급 시스템(PDS) 설계를 무시할 수 있습니까?
PDS의 설계 목표는 전원 전류 수요에 따라 생성되는 전압 리플을 최소화하는 것입니다.모든 회로에는 전류가 필요하며, 일부 회로는 수요가 높으며 다른 회로는 더 빠른 속도로 전류를 공급해야 합니다.완전히 분리된 저임피던스 전원 또는 접지 레이어와 우수한 PCB 적층을 사용하면 회로의 전류 수요로 인한 전압 리플이 최소화됩니다.예를 들어, 스위칭 전류가 1A이고 PDS의 임피던스가 10mΩ인 경우 최대 전압 리플은 10mV입니다.
첫째, PCB 스택 구조는 더 큰 용량 레이어를 지원하도록 설계되어야 합니다.예를 들어, 6개 레이어 스택은 상단 신호 레이어, 첫 번째 그라운드 레이어, 첫 번째 전력 레이어, 두 번째 전력 레이어, 두 번째 그라운드 레이어 및 하단 신호 레이어를 포함할 수 있습니다.제1 그라운드 레이어와 제1 전원 레이어는 적층 구조에서 서로 근접하게 제공되며, 이 두 레이어는 2~3 밀(mil) 간격으로 배치되어 고유한 레이어 커패시턴스를 형성한다.이 커패시터의 가장 큰 장점은 무료이며 PCB 제조 노트에만 지정하면 된다는 것입니다.전원 공급 장치 레이어를 분할해야 하고 동일한 레이어에 여러 VDD 전원 레일이 있는 경우 가능한 가장 큰 전원 공급 장치 레이어를 사용해야 합니다.빈 구멍을 남기지 말고 민감한 회로에도 주의하십시오.이렇게 하면 해당 VDD 레이어의 커패시턴스가 최대화됩니다.설계상 추가 레이어가 허용되는 경우 두 개의 추가 접지 레이어를 첫 번째와 두 번째 전원 공급 장치 레이어 사이에 배치해야 합니다.동일한 코어 간격이 2~3mil인 경우 적층 구조의 고유 정전용량은 이때 두 배가 됩니다.
이상적인 PCB 라미네이션을 위해서는 전원 공급 장치 레이어의 시작 진입점과 DUT 주변에 디커플링 커패시터를 사용해야 합니다. 이렇게 하면 PDS 임피던스가 전체 주파수 범위에 걸쳐 낮게 유지됩니다.0.001~100μF 커패시터를 여러 개 사용하면 이 범위를 포괄하는 데 도움이 됩니다.모든 곳에 커패시터를 둘 필요는 없습니다.DUT에 직접 커패시터를 도킹하면 모든 제조 규칙이 위반됩니다.그러한 엄격한 조치가 필요한 경우 회로에 다른 문제가 발생합니다.
노출패드(E-Pad)의 중요성
이는 간과하기 쉬운 측면이지만 PCB 설계의 최상의 성능과 열 방출을 달성하는 데 매우 중요합니다.
노출된 패드(Pin 0)는 대부분의 최신 고속 IC 아래에 있는 패드를 의미하며 칩의 모든 내부 접지가 장치 아래의 중앙 지점에 연결되는 중요한 연결입니다.노출된 패드가 있으면 많은 변환기와 증폭기에서 접지 핀이 필요하지 않게 됩니다.핵심은 이 패드를 PCB에 납땜할 때 안정적이고 신뢰할 수 있는 전기 연결과 열 연결을 형성하는 것입니다. 그렇지 않으면 시스템이 심각하게 손상될 수 있습니다.
노출된 패드에 대한 최적의 전기 및 열 연결은 다음 세 단계를 통해 달성할 수 있습니다.첫째, 가능한 경우 노출된 패드를 각 PCB 레이어에 복제해야 합니다. 이렇게 하면 모든 접지에 대해 더 두꺼운 열 연결을 제공하고 빠른 열 방출이 가능하며 특히 고전력 장치에 중요합니다.전기적 측면에서 이는 모든 접지층에 대해 우수한 등전위 연결을 제공합니다.하단 레이어에 노출된 패드를 복제할 때 디커플링 접지 지점 및 방열판을 장착하는 장소로 사용할 수 있습니다.
다음으로, 노출된 패드를 여러 개의 동일한 섹션으로 나눕니다.체커보드 모양이 가장 좋으며 스크린 크로스 그리드나 솔더 마스크를 사용하여 얻을 수 있습니다.리플로우 조립 중에는 장치와 PCB 사이의 연결을 설정하기 위해 솔더 페이스트가 어떻게 흐르는지 확인할 수 없으므로 연결이 존재할 수 있지만 고르지 않게 분포되거나 더 나쁘게는 연결이 작고 모서리에 위치할 수 있습니다.노출된 패드를 더 작은 섹션으로 나누면 각 영역에 연결 지점이 있으므로 장치와 PCB 사이의 안정적이고 균일한 연결이 보장됩니다.
마지막으로, 각 섹션에는 접지에 대한 오버홀 연결이 있는지 확인해야 합니다.영역은 일반적으로 여러 개의 비아를 수용할 수 있을 만큼 충분히 큽니다.조립하기 전에 각 비아를 솔더 페이스트나 에폭시로 채워야 합니다.이 단계는 노출된 패드 솔더 페이스트가 비아 캐비티로 역류하지 않도록 하는 데 중요합니다. 그렇지 않으면 적절한 연결 가능성이 줄어듭니다.
PCB의 레이어 간 교차 결합 문제
PCB 설계에서 일부 고속 컨버터의 레이아웃 배선에는 필연적으로 하나의 회로 레이어가 다른 회로 레이어와 교차 결합됩니다.어떤 경우에는 민감한 아날로그 계층(전력, 접지 또는 신호)이 고잡음 디지털 계층 바로 위에 있을 수 있습니다.대부분의 디자이너는 이러한 레이어가 서로 다른 레이어에 위치하기 때문에 이것이 관련이 없다고 생각합니다.이것이 사실입니까?간단한 테스트를 살펴보겠습니다.
인접한 레이어 중 하나를 선택하고 해당 레벨에 신호를 주입한 다음 교차 결합된 레이어를 스펙트럼 분석기에 연결합니다.보시다시피 인접한 레이어에 매우 많은 신호가 결합되어 있습니다.40mil의 간격을 두고도 인접한 레이어가 여전히 정전 용량을 형성하므로 일부 주파수에서는 신호가 여전히 한 레이어에서 다른 레이어로 결합된다는 의미가 있습니다.
레이어의 노이즈가 높은 디지털 부품에 고속 스위치로부터 1V 신호가 있다고 가정하면, 비구동 레이어는 레이어 간 격리가 60dB일 때 구동 레이어에서 결합된 1mV 신호를 보게 됩니다.2Vp-p 풀 스케일 스윙을 갖춘 12비트 아날로그-디지털 변환기(ADC)의 경우 이는 2LSB(최하위 비트) 결합을 의미합니다.특정 시스템의 경우 이는 문제가 되지 않을 수 있지만 분해능이 12비트에서 14비트로 증가하면 감도가 4배 증가하므로 오류가 8LSB로 증가한다는 점에 유의해야 합니다.
평면 간/계층 간 결합을 무시해도 시스템 설계가 실패하거나 설계가 약화되지는 않지만 두 계층 사이에 예상보다 더 많은 결합이 있을 수 있으므로 경계해야 합니다.
이는 목표 스펙트럼 내에서 잡음 스퓨리어스 결합이 발견될 때 주의해야 합니다.때로는 레이아웃 배선으로 인해 의도하지 않은 신호가 발생하거나 레이어가 다른 레이어에 교차 결합될 수 있습니다.민감한 시스템을 디버깅할 때 이 점을 염두에 두십시오. 문제는 아래 레이어에 있을 수 있습니다.
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게시 시간: 2022년 4월 27일