고급 패키징은 'More than Moore' 시대의 기술적 하이라이트 중 하나입니다.각 프로세스 노드에서 칩을 소형화하는 것이 점점 더 어려워지고 비용이 많이 들기 때문에 엔지니어들은 더 이상 칩을 축소하는 데 어려움을 겪을 필요가 없도록 고급 패키지에 여러 개의 칩을 배치하고 있습니다.이 기사에서는 고급 패키징 기술에 사용되는 가장 일반적인 용어 10가지를 간략하게 소개합니다.
2.5D 패키지
2.5D 패키지는 기존 2D IC 패키징 기술의 발전으로 보다 미세한 라인과 공간 활용이 가능합니다.2.5D 패키지에서는 베어 다이가 TSV(실리콘 비아 비아)가 있는 인터포저 레이어 위에 나란히 쌓이거나 배치됩니다.기본 또는 인터포저 레이어는 칩 간의 연결을 제공합니다.
2.5D 패키지는 일반적으로 고급 ASIC, FPGA, GPU 및 메모리 큐브에 사용됩니다.2008년에 Xilinx는 대형 FPGA를 더 높은 수율로 4개의 작은 칩으로 나누고 이를 실리콘 인터포저 레이어에 연결했습니다.그리하여 2.5D 패키지가 탄생했고 결국 고대역폭 메모리(HBM) 프로세서 통합에 널리 사용되었습니다.
2.5D 패키지의 다이어그램
3D 패키징
3D IC 패키지에서 로직 다이는 함께 적층되거나 스토리지 다이와 함께 적층되므로 대규모 SoC(시스템 온 칩)를 구축할 필요가 없습니다.다이는 활성 인터포저 레이어에 의해 서로 연결되는 반면, 2.5D IC 패키지는 전도성 범프 또는 TSV를 사용하여 인터포저 레이어에 구성 요소를 적층하고, 3D IC 패키지는 TSV를 사용하여 실리콘 웨이퍼의 여러 레이어를 구성 요소에 연결합니다.
TSV 기술은 2.5D 및 3D IC 패키지 모두에서 핵심 구현 기술이며, 반도체 업계에서는 HBM 기술을 사용해 3D IC 패키지에서 DRAM 칩을 생산해 왔습니다.
3D 패키지의 단면도를 보면 실리콘 칩 간의 수직 상호 연결이 금속 구리 TSV를 통해 달성되는 것을 볼 수 있습니다.
칩렛
칩렛은 CMOS와 비CMOS 구성 요소의 이기종 통합을 가능하게 하는 또 다른 형태의 3D IC 패키징입니다.즉, 패키지에 포함된 대형 SoC가 아니라 칩렛이라고도 하는 소형 SoC입니다.
대형 SoC를 더 작고 작은 칩으로 분해하면 단일 베어 다이보다 더 높은 수율과 더 낮은 비용을 제공합니다.칩렛을 사용하면 설계자는 사용할 프로세스 노드와 이를 제조하는 데 사용할 기술을 고려할 필요 없이 광범위한 IP를 활용할 수 있습니다.실리콘, 유리, 라미네이트 등 다양한 재료를 사용하여 칩을 제작할 수 있습니다.
Chiplet 기반 시스템은 중간 계층의 여러 Chiplet으로 구성됩니다.
팬아웃 패키지
팬아웃 패키지에서는 더 많은 외부 I/O를 제공하기 위해 "연결"이 칩 표면에서 팬아웃됩니다.다이에 완전히 내장된 에폭시 몰딩 재료(EMC)를 사용하므로 웨이퍼 범핑, 플럭싱, 플립칩 마운팅, 세척, 바닥 스프레이 및 경화와 같은 공정이 필요하지 않습니다.따라서 중간 계층도 필요하지 않으므로 이종 통합이 훨씬 쉬워집니다.
팬아웃 기술은 다른 패키지 유형보다 더 많은 I/O를 갖춘 더 작은 패키지를 제공하며, 2016년 Apple이 TSMC의 패키징 기술을 사용하여 16nm 애플리케이션 프로세서와 모바일 DRAM을 iPhone용 단일 패키지에 통합할 수 있었던 것은 기술 스타였습니다. 7.
팬아웃 포장
팬아웃 웨이퍼 레벨 패키징(FOWLP)
FOWLP 기술은 실리콘 칩에 더 많은 외부 연결을 제공하는 WLP(웨이퍼 레벨 패키징)를 개선한 기술입니다.여기에는 칩을 에폭시 몰딩 재료에 내장한 다음 웨이퍼 표면에 고밀도 재분배층(RDL)을 구성하고 솔더 볼을 적용하여 재구성된 웨이퍼를 형성하는 작업이 포함됩니다.
FOWLP는 패키지와 애플리케이션 보드 사이에 많은 수의 연결을 제공하며, 기판이 다이보다 크기 때문에 실제로 다이 피치가 더 완화됩니다.
FOWLP 패키지의 예
이기종 통합
개별적으로 제조된 다양한 구성 요소를 상위 수준 어셈블리에 통합하면 기능이 향상되고 작동 특성이 향상되므로 반도체 구성 요소 제조업체는 다양한 프로세스 흐름을 가진 기능 구성 요소를 단일 어셈블리에 결합할 수 있습니다.
이종 통합은 SiP(시스템 인 패키지)와 유사하지만 단일 기판에 여러 개의 베어 다이를 결합하는 대신 단일 기판에 Chiplet 형태로 여러 IP를 결합합니다.이기종 통합의 기본 아이디어는 여러 구성 요소를 동일한 패키지에 서로 다른 기능으로 결합하는 것입니다.
이기종 통합의 일부 기술 구성 요소
HBM
HBM은 스택 내, 그리고 메모리와 논리 구성 요소 사이의 데이터에 고대역폭 채널을 제공하는 표준화된 스택 스토리지 기술입니다.HBM 패키지는 메모리 다이를 스택하고 TSV를 통해 함께 연결하여 더 많은 I/O 및 대역폭을 생성합니다.
HBM은 애플리케이션 프로세서, GPU 및 SoC와 함께 여러 계층의 DRAM 구성 요소를 패키지 내에 수직으로 통합하는 JEDEC 표준입니다.HBM은 주로 고급 서버 및 네트워킹 칩을 위한 2.5D 패키지로 구현됩니다.HBM2 릴리스는 이제 초기 HBM 릴리스의 용량 및 클럭 속도 제한을 해결합니다.
HBM 패키지
중간층
인터포저 레이어는 패키지의 멀티 칩 베어 다이 또는 보드에서 전기 신호가 전달되는 도관입니다.이는 소켓이나 커넥터 사이의 전기 인터페이스로, 신호를 더 멀리 전파하고 보드의 다른 소켓에 연결할 수도 있습니다.
인터포저 층은 실리콘과 유기 재료로 만들어질 수 있으며 멀티다이 다이와 보드 사이의 브리지 역할을 합니다.실리콘 인터포저 레이어는 높은 미세 피치 I/O 밀도와 TSV 형성 기능을 갖춘 입증된 기술이며 2.5D 및 3D IC 칩 패키징에서 핵심 역할을 합니다.
시스템 분할 중간 계층의 일반적인 구현
재배포 계층
재배선 층에는 패키지의 다양한 부분 사이의 전기적 연결을 가능하게 하는 구리 연결 또는 정렬이 포함되어 있습니다.이는 베어 다이를 사용하여 패키지에 적층할 수 있는 금속 또는 고분자 유전체 재료의 층이므로 대형 칩셋의 I/O 간격을 줄일 수 있습니다.재배포 레이어는 2.5D 및 3D 패키지 솔루션의 필수적인 부분이 되었으며, 이를 통해 칩이 중간 레이어를 사용하여 서로 통신할 수 있습니다.
재배포 계층을 사용한 통합 패키지
TSV
TSV는 2.5D 및 3D 패키징 솔루션의 핵심 구현 기술이며, 실리콘 웨이퍼 다이를 통해 수직 상호 연결을 제공하는 구리 충전 웨이퍼입니다.이는 전체 다이를 통과하여 전기적 연결을 제공하고 다이의 한쪽에서 다른 쪽까지 최단 경로를 형성합니다.
웨이퍼 전면에서 스루홀이나 비아를 일정 깊이까지 에칭한 후 전도성 물질(보통 구리)을 증착하여 절연 및 충전합니다.칩이 제작되면 웨이퍼 뒷면에서 얇아져 비아와 웨이퍼 뒷면에 증착된 금속이 노출되어 TSV 인터커넥트가 완성됩니다.
게시 시간: 2023년 7월 7일